SN74S11 データシート PDFこの部品の機能は「Triple 3-input Positive-and Gates」です。 |
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部品番号 |
SN74S11 Triple 3-Input Positive-AND Gates Texas Instruments |
文字列「 SN74S11 」「 74S11 」で始まる検索結果です。 |
部品説明 |
SN74S112A Dual J-K Negative-Edge-Triggered Flip-Flops With Preset And Clear Texas Instruments |
SN74S114A Dual J-K Negative-Edge-Triggered Flip-Flops With Preset Common Clear And Commo Texas Instruments |
7411 Triple 3 Input AND Gate Fairchild Semiconductor |
74112 DUAL J-K FLIP FLOP WITH PRESET AND CLEAR M54HC112 M74HC112 DUAL J-K FLIP FLOP WITH PRESET AND CLEAR . . . . . . . . HIGH SPEED fMAX = 67 MHz (TYP.) AT VCC = 5 V LOW POWER DISSIPATION ICC = 2 µA AT TA = 25 °C HIGH NOISE IMMUNITY VNIH = VNIL = 28 % VCC (MIN.) OUTPUT DRIVE CAPABILITY 10 LSTTL LOADS SYMMETRICAL OUTPUT I STMicroelectronics |
74S112 Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flop DM74S112 Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flop with Preset, Clear, and Complementary Outputs August 1986 Revised April 2000 DM74S112 Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flop with Preset, Clear, and Complementary Outputs General Description This Fairchild Semiconductor |
74S112 STTL double-J-K flip-flop 54S112/74S112 STTL 型双 J-K 触发器 (负沿触发、 带清零和预置) 典型参数: f 工作频率=125MHz Pd=75mW 外引线排列图 逻辑图 功能表 输 预置 PRE 入 时钟 输 K × × × L L H H × 出 清除 CLR CLK × × × ↓ ↓ ↓ ↓ H J × TW |
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