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CX28225 の電気的特性と機能

CX28225のメーカーはMindspeedです、この部品の機能は「(CX28224 - CX28229) Inverse Multiplexing」です。


製品の詳細 ( Datasheet PDF )

部品番号 CX28225
部品説明 (CX28224 - CX28229) Inverse Multiplexing
メーカ Mindspeed
ロゴ Mindspeed ロゴ 




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CX28225 Datasheet, CX28225 PDF,ピン配置, 機能
CX28224/5/9
Inverse Multiplexing for ATM (IMA) Family
Data Sheet
28229-DSH-001-B
January 2003
Free Datasheet http://www.nDatasheet.com

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CX28225 pdf, ピン配列
CX28224/5/9
Inverse Multiplexing for ATM (IMA) Family
The CX2822x family of devices provides system designers with a complete integrated Distinguishing Features
IMA solution for up to 32 ports. All devices include a Transmission Convergence
block to perform cell delineation, on-board RAM to meet ATM forum requirements
for differential delay compensation and a dual mode (UTOPIA or Serial) PHY layer
interface.
! Complete IMA solution in a single package
" 2 port, CX28224, 17mm BGA
" 4 port, CX28225, 17mm BGA
" 8/32 port, CX28229, 17mm BGA
Source code for all required software functions is available from Mindspeed. Since
all processing intensive functions are performed in hardware, they require only
minimal overhead from the system processor.
! Field tested software available
! Supports up to 32 ports using external TC
PHYs
! Up to 16 IMA groups
The TC block is capable of bit level cell delineation, which allows for direct connection ! Supports the IMA standard requirements
DSL serial data streams without a frame sync pulse. Individual ports can be operated
for 25 ms differential delay with 256K
Internal memory
in a 'pass thru' mode without the IMA overhead.
! Memory expandable to 2 M bytes via
The CX28229 provides direct connection to 8 serial links or can be expanded to a 32 external bus (CX28229 only)
port IMA using the PHY side UTOPIA bus and external TC devices such as the
! UTOPIA level 2 interfaces
RS8228. In addition, an external memory bus allows the differential delay memory to ! Glueless interface to Mindspeed Framers
access up to 2 Mbytes of external RAM.
! Octet or Bit level cell delineation
! Variable link data rates (64K–3.072 Mb/s)
Functional Block Diagram
CX28229
External Memory Interface
Internal
256Kx8
SRAM
01
extmemsel pin
Differential Delay
memory interface
Rx Block
IMA
Engine
Tx Block
IMA Block
TC Block
cell processor Line interface 0
cell processor Line interface 1
cell processor Line interface 2
cell processor Line interface 3
cell processor Line interface 4
cell processor Line interface 5
cell processor Line interface 6
cell processor Line interface 7
TC
Counters
TC Status TC Control
Registers Registers
OneSec
IMA clocks
JTAG
Micro interface
Micro
Clocks
28229-DSH-001-B
Mindspeed Technologies
iii
Free Datasheet http://www.nDatasheet.com


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CX28225 電子部品, 半導体
CX28224/5/9 Data Sheet
4 UTOPIA Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1 General UTOPIA Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
4.2 UTOPIA 8-bit and 16-bit Bus Widths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
4.3 IMA UTOPIA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.4 TC Block UTOPIA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.5 PHY Side UTOPIA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
5 Transmission Convergence Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1 ATM Cell Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1.1 HEC Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
5.2 ATM Cell Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
5.2.1 Cell Delineation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.2.2 Processing Non-Standard Traffic Using the CX28229. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.2.3 Cell Screening. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.2.4 Cell Scrambler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.2.4.1 SSS Scrambling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.2.4.2 DSS Scrambling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.2.5 Framing Modes (UTOPIA-to-Serial Configuration) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.2.5.1 T1/E1 Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.2.5.2 DSL Mode Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-11
5.2.5.3 General Purpose Mode Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12
6 General Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.1 Micro Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.1.1 Resets. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.1.2 Counters (TC Block Only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
6.1.2.1 One-second Latching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
6.1.2.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.1.2.3 Interrupt Servicing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6
7 Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
0x00—SUMINT (Summary Interrupt Indication Status Register). . . . . . . . . . . . . . . . . . . . . . . 7-33
0x01—ENSUMINT (Summary Interrupt Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-34
0x04—PMODE (Port Mode Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-35
0x05—IOMODE (Input/Output Mode Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-36
0x08—CGEN (Cell Generation Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-37
0x09—HDRFIELD (Header Field Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-38
0x0A—IDLPAY (Transmit Idle Cell Payload Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . 7-38
0x0B—ERRPAT (Error Pattern Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-39
0x0C—CVAL (Cell Validation Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-39
0x0D—UTOP1 (UTOPIA Control Register 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-40
0x0E—UTOP2 (UTOPIA Control Register 2) (TC Block) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-40
0x0F—UDF2 (UDF2 Control Register) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-41
0x10—TXHDR1 (Transmit Cell Header Control Register 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-41
0x11—TXHDR2 (Transmit Cell Header Control Register 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-42
0x12—TXHDR3 (Transmit Cell Header Control Register 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-42
0x13—TXHDR4 (Transmit Cell Header Control Register 4) . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-43
vi
Mindspeed Technologies
28229-DSH-001-B
Free Datasheet http://www.nDatasheet.com

6 Page



ページ 合計 : 30 ページ
 
PDF
ダウンロード
[ CX28225 データシート.PDF ]


データシートを活用すると、その部品の主な機能と仕様を詳しく理解できます。 ピン構成、電気的特性、動作パラメータ、性能を確認してください。


共有リンク

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部品番号部品説明メーカ
CX28224

(CX28224 - CX28229) Inverse Multiplexing

Mindspeed
Mindspeed
CX28225

(CX28224 - CX28229) Inverse Multiplexing

Mindspeed
Mindspeed
CX28229

(CX28224 - CX28229) Inverse Multiplexing

Mindspeed
Mindspeed


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