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WV3EG6437S-D4 の電気的特性と機能

WV3EG6437S-D4のメーカーはWhite Electronic Designsです、この部品の機能は「256MB - 2x16Mx64 DDR SDRAM SO-DIMM」です。


製品の詳細 ( Datasheet PDF )

部品番号 WV3EG6437S-D4
部品説明 256MB - 2x16Mx64 DDR SDRAM SO-DIMM
メーカ White Electronic Designs
ロゴ White Electronic Designs ロゴ 




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WV3EG6437S-D4 Datasheet, WV3EG6437S-D4 PDF,ピン配置, 機能
White Electronic Designs
WV3EG6437S-D4
ADVANCED*
256MB – 2x16Mx64 DDR SDRAM SO-DIMM, UNBUFFERED
FEATURES
DESCRIPTION
Unbuffered Double-data-rate architecture
DDR300 and DDR400
• JEDEC design specications
Bi-directional data strobes (DQS)
Differential clock inputs (CK & CK#)
Programmable Read Latency 2.5, 3
Programmable Burst Length (2,4,8)
Programmable Burst type (sequential & interleave)
Edge aligned data output, center aligned data input
Auto and self refresh, (8K/64ms Refresh)
Serial presence detect with EEPROM
Dual Rank
Power Supply: VCC = VCC: 2.5V ± 0.2V (DDR300)
VCC = VCCQ: 2.6V ± 0.1V (DDR400)
JEDEC standard 200 pin SO-DIMM package
• Package height options:
D4: 31.75mm (1.25") TYP
NOTE: Consult factory for availability of:
• RoHS compliant products
www.DatVaeSndhoer esotu4rUce.ccoonmtrol options
• Industrial temperature option
The WV3EG6437S is a 2x16Mx64 Double Data Rate
SDRAM memory module based on 256Mb DDR SDRAM
components. The module consists of eight 16Mx16 DDR
SDRAMs in 66 pin TSOP package mounted on a 200 Pin
FR4 substrate.
* This product is under development, is not qualied or characterized and is subject to
change without notice.
OPERATING FREQUENCIES
Clock Speed
CL-tRCD-tRP
DDR400@CL=3
200MHz
3-3-3
DDR333@CL=2.5
166MHz
2.5-3-3
White Electronic Designs Corp. reserves the right to change products or specications without notice.
June 2006
Rev. 0
1 White Electronic Designs Corporation • (602) 437-1520 • www.wedc.com

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WV3EG6437S-D4 pdf, ピン配列
White Electronic Designs
FUNCTIONAL BLOCK DIAGRAM
WV3EG6437S-D4
ADVANCED
CS1#
CS0#
DQS0
DM0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
LDQS
LDM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
UDQS
UDQM
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
CS#
LDQS
LDM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
UDQS
UDQM
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
CS#
DQS4
DM4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
LDQS
LDM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
UDQS
UDQM
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
CS#
LDQS
LDM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
UDQS
UDQM
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
CS#
DQS2
DM2
DQ16
LDQS
LDM
DQ0
DQ17
DQ1
DQ18
DQ2
DQ19
DQ3
DQ20
DQ4
DQ21
DQ5
DQ22
DQ6
DQ23
DQ7
DQS3
DM3
UDQS
UDQM
DQ24
DQ8
DQ25
DQ9
DQ26
DQ10
DQ27
DQ11
DQ28
DQ12
DQ29
DQ13
www.DataDSQ3h0eet4U.coDmQ14
DQ31
DQ15
CS#
LDQS
LDM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
UDQS
UDQM
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
CS#
DQS6
DM6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
LDQS
LDM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
UDQS
UDQM
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
CS#
LDQS
LDM
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
UDQS
UDQM
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
CS#
DDR SDRAMs
BA0, BA1
A0-A12
RAS#
CAS#
CKE0
WE#
CKE1
BA0, BA1: DDR SDRAMs
A0-A12: DDR SDRAMs
RAS#: DDR SDRAMs
CAS#: DDR SDRAMs
CKE0: DDR SDRAMs
WE#: DDR SDRAMs
CKE1: DDR SDRAMs
Clock Wiring
Clock
Input
CK0/CK0#
CK1/CK1#
4 SDRAMs
4 SDRAMs
CK0/1
CK0/1#
R=120
DDR SDRAMs
DDR SDRAMs
SERIAL PD
SCL
SDA
WP A0 A1 A2
SA0 SA1 SA2
VCCSPD
VCC
VREF
VSS
SPD
DDR SDRAMs
DDR SDRAMs
DDR SDRAMs
DDR SDRAMs
Note: All resistor values are 22 ohms ±5% unless otherwise specied.
White Electronic Designs Corp. reserves the right to change products or specications without notice.
June 2006
Rev. 0
3 White Electronic Designs Corporation • (602) 437-1520 • www.wedc.com


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WV3EG6437S-D4 電子部品, 半導体
White Electronic Designs
WV3EG6437S-D4
ADVANCED
ICC SPECIFICATIONS AND TEST CONDITIONS
Parameter
Symbol Conditions
Operating Current
One device bank; Active - Precharge; tRC=tRC(MIN); tCK=tCK(MIN); DQ,DM
ICC0* and DQS inputs changing once per clock cycle; Address and control inputs
changing once every two cycles.
Operating Current
ICC1*
One device bank; Active-Read-Precharge; Burst = 2; tRC=tRC(MIN);tCK=tCK(MIN)
; Iout = 0mA; Address and control inputs changing once per clock cycle.
Precharge Power-
Down Standby Current
ICC2P** All device banks idle; Power- down mode; tCK=tCK(MIN); CKE=(low)
Idle Standby Current
ICC2F**
CS# = High; All device banks idle; tCK=tCK(MIN); CKE = high; Address and other
control inputs changing once per clock cycle. Vin = Vref for DQ, DQS and DM.
Active Power-Down
Standby Current
ICC3P** One device bank active; Power-down mode; tCK(MIN); CKE=(low)
CS# = High; CKE = High; One device bank; Active-Precharge; tRC=tRAS(MAX);
Active Standby Current ICC3N** tCK=tCK(MIN); DQ, DM and DQS inputs changing twice per clock cycle; Address
and other control inputs changing once per clock cycle.
Operating Current
ICC4R*
Burst = 2; Reads; Continous burst; One device bank active;Address and control
inputs changing once per clock cycle; tCK=tCK(MIN); Iout = 0mA.
Operating Current
Burst = 2; Writes; Continous burst; One device bank active; Address and
ICC4W** control inputs changing once per clock cycle; tCK=tCK(MIN); DQ,DM and DQS
inputs changing twice per clock cycle.
Auto Refresh Current ICC5** tRC=tRC(MIN)
Self Refresh Current
ICC6** CKE 0.2V
Operating Current
Four bank interleaving Reads (BL=4) with auto precharge with tRC=tRC (MIN);
ICC7* tCK=tCK(MIN); Address and control inputs change only during Active Read or
Write commands.
Nwowte:wIC.DC sapteaciSchaetioenti4sUba.sceodmon SAMSUNG components. Other DRAM Manufacturers specication may be different.
* Value calculated as one module rank in this operation condition, and all other module ranks in ICC2P (CKE LOW) mode.
** Value calculated reects all module ranks in the operating condition.
DDR403
@CL=3
Max
456
616
32
240
400
520
736
736
1,600
24
1,416
DDR333
@CL=2.5
Max
Units
372 mA
512 mA
24 mA
240 mA
280 mA
440 mA
652 mA
652
1,440
24
1,332
mA
mA
mA
mA
White Electronic Designs Corp. reserves the right to change products or specications without notice.
June 2006
Rev. 0
6 White Electronic Designs Corporation • (602) 437-1520 • www.wedc.com

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