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MT16LSDT6464A の電気的特性と機能
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MT16LSDT6464AのメーカーはMicron Technologyです、この部品の機能は「SYNCHRONOUS DRAM MODULE」です。 このページではMT16LSDT6464Aの詳細な仕様と技術情報(パラメータ、電気的特性、ピン配置など)を見つけることができます. |
製品の詳細 ( Datasheet PDF )
| 部品番号 | MT16LSDT6464A |
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| 部品説明 | SYNCHRONOUS DRAM MODULE | ||
| メーカ | Micron Technology | ||
| ロゴ |  |
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このページの下部にプレビューとMT16LSDT6464Aダウンロード（pdfファイル）リンクがあります。 Total 24 pages
www.DataSheet4U.com
SYNCHRONOUS
DRAM MODULE
256MB / 512MB (x64)
168-PIN SDRAM DIMMs
MT8LSDT3264A(I) - 256MB
MT16LSDT6464A(I) - 512MB
For the latest data sheet, please refer to the Micron Web
site: www.micron.com/moduleds
Features
• PC100- and PC133-compliant
• JEDEC-standard 168-pin, dual in-line memory
module (DIMM)
• Unbuffered
• 256MB (32 Meg x 64), 512MB (64 Meg x 64)
• Single +3.3V ±0.3V power supply
• Fully synchronous; all signals registered on positive
edge of system clock
• Internal pipelined operation; column address can
be changed every clock cycle
• Internal SDRAM banks for hiding row access/precharge
• Programmable burst lengths: 1, 2, 4, 8, or full page
• Auto Precharge, including Concurrent Auto
Precharge, and Auto Refresh Modes
• 64ms, 8,192 cycle Auto Refresh cycle
• Self Refresh Mode
• LVTTL-compatible inputs and outputs
• Serial Presence-Detect (SPD)
OPTIONS
MARKING
• Package
Unbuffered
168-pin DIMM (gold)
• Operating Temperature Range
Commercial (0°C to +70°C)
Industrial (-40°C to +85°C)1
• Memory Clock/CAS Latency
(133 MHz)/CL = 2
(133 MHz)/CL = 3
(100 MHz)/CL = 2
A
G
None
I
-13E
-133
-10E
NOTE:
1. Consult Micron for availability; Industrial Tempera-
ture Option available in -133 speed only.
Table 1: Address Table
Refresh Count
Device Banks
Device Configuration
Row Addressing
Column Addressing
Module Banks
256MB
MODULE
8K
4 (BA0, BA1)
32 Meg x 8
8K (A0–A12)
1K (A0–A9)
1 (S0,S2)
512MB
MODULE
8K
4 (BA0, BA1)
32 Meg x 8
8K (A0–A12)
1K (A0–A9)
2 (S0,S2; S1,S3)
Figure 1: 168-Pin DIMM (MO–161)
Standard
Low Profile
Table 2: Timing parameters
MODULE
MARKINGS
-13E
-133
-10E
PC100
CL - tRCD - tRP
2-2-2
2-2-2
2-2-2
PC133
CL - tRCD - tRP
2-2-2
3-3-3
NA
Table 3: Part Numbers
PARTNUMBER1
SYSTEM
CONFIGURATION BUS SPEED
MT8LSDT3264AG-13E_
32 Meg x 64 133 MHz
MT8LSDT3264AG(I)-133_ 32 Meg x 64 133 MHz
MT8LSDT3264AG-10E_
32 Meg x 64 100 MHz
MT16LSDT6464AG-13E_
64 Meg x 64 133 MHz
MT16LSDT6464AG(I)-133_ 64 Meg x 64 133 MHz
MT16LSDT6464AG-10E_
64 Meg x 64 100 MHz
NOTE:
1. The designators for component and PCB revision
are the last two characters of each part number.
Consult factory for current revision codes. Example:
MT8LSDT3264AG-133B1.
32,64 Meg x 64 SDRAM DIMMs
SD8_16C32_64x64AG_C.fm - Rev. C 11/02
1 Micron Technology, Inc., reserves the right to change products or specifications without notice.
©2002, Micron Technology Inc.
1 Page  
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256MB / 512MB (x64)
168-PIN SDRAM DIMMs
Table 6: Pin Descriptions
Pin numbers may not correlate with symbols. Refer to the Pin Assignment table for pin number and symbol information.
PIN NUMBERS
27, 111, 115
42, 79, 125, 163
63, 128
30, 45,114, 129
28, 29, 46, 47, 112, 113, 130,
131
39, 122
33 - 38, 117 - 121, 123, 126
83
165-167
2-5, 7-11, 13-17, 19-20, 55-58,
60, 65-67, 69-72, 74-77, 86-89,
91-95, 97-101, 103-104,
139-142, 144, 149-151,
153-156,158-161
82
SYMBOL
RAS#, CAS#,
WE#
CK0-CK3
CKE0, CKE1
S0# -S3#
DQMB0-DQMB7
BA0, BA1
A0-A12
SCL
SA0-SA2
DQ0-DQ63
SDA
TYPE DESCRIPTION
Input
Input
Input
Input
Input
Input
Input
Input
Input
Input/
Output
Command Inputs: RAS#, CAS#, and WE# (along with S#)
define the command being entered.
Clock: CK is driven by the system clock. All SDRAM input
signals are sampled on the positive edge of CK. CK also
increments the internal burst counter and controls the output
registers.
Clock Enable: CKE activates (HIGH) and deactivates (LOW) the
CK signal. Deactivating the clock provides PRECHARGE
POWER-DOWN and SELF REFRESH operation (all device banks
idle) or CLOCK SUSPEND OPERATION (burst access in
progress). CKE is synchronous except after the device enters
power- down and self refresh modes, where CKE becomes
asynchronous until after exiting the same mode. The input
buffers, including CK, are disabled during power-down and
self refresh modes, providing low standby power.
Chip Select: S# enables (registered LOW) and disables
(registered HIGH) the command decoder. All commands are
masked when S# is registered HIGH. S# is considered part of
the command code.
Input/Output Mask: DQMB is an input mask signal for write
accesses and an output enable signal for read accesses. Input
data is masked when DQMB is sampled HIGH during a WRITE
cycle. The output buffers are placed in a High-Z state (two-
clock latency) when DQMB is sampled HIGH during a READ
cycle.
Bank Address: BA0 and BA1 define to which device bank the
ACTIVE, READ, WRITE, or PRECHARGE command is being
applied.
Address Inputs: Provide the row address for ACTIVE
commands, and the column address and auto prcharge bit
(A10) for READ/WRITE commands, to select one location out
of the memory arrary in the respective device bank. A10
sampled during a PRECHARGE command determines whether
the PRECHARGE applies to one device bank (A10 LOW, device
bank selected by BA0, BA1) or all device banks (A10 HIGH).
The address inputs also provide the op-code during a MODE
REGISTER SET command.
Serial Clock for Presence-Detect: SCL is used to synchronize
the presence-detect data transfer to and from the module.
Presence-Detect Address Inputs: These pins are used to
configure the presence-detect device.
Data I/O: Data bus.
Input/ Serial Presence-Detect Data: SDA is a bidirectional pin used to
Output transfer addresses and data into and out of the presence-
detect portion of the module.
32,64 Meg x 64 SDRAM DIMMs
SD8_16C32_64x64AG_C.fm - Rev. C 11/02
3 Micron Technology, Inc., reserves the right to change products or specifications without notice.
©2002, Micron Technology Inc.
3Pages 
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256MB / 512MB (x64)
168-PIN SDRAM DIMMs
Figure 4: Functional Block Diagram
Dual Bank Modules
S0#
DQMB0
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQMB1
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQM CS#
DQ
DQ
DQ
DQ U1
DQ
DQ
DQ
DQ
DQM CS#
DQ
DQ
DQ
DQ
DQ
U3
DQ
DQ
DQ
S1#
DQM CS#
DQ
DQ
DQ
DQ U19
DQ
DQ
DQ
DQ
DQM CS#
DQ
DQ
DQ
DQ
DQ
U17
DQ
DQ
DQ
DQMB4
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQMB5
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQM CS#
DQ
DQ
DQ
DQ U2
DQ
DQ
DQ
DQ
DQM CS#
DQ
DQ
DQ
DQ U4
DQ
DQ
DQ
DQ
DQM CS#
DQ
DQ
DQ
DQ U18
DQ
DQ
DQ
DQ
DQM CS#
DQ
DQ
DQ
DQ U16
DQ
DQ
DQ
DQ
S2#
DQMB2
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQMB3
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQM CS#
DQ
DQ
DQ
DQ U7
DQ
DQ
DQ
DQ
DQM CS#
DQ
DQ
DQ
DQ U9
DQ
DQ
DQ
DQ
S3#
DQM CS#
DQ
DQ
DQ
DQ U13
DQ
DQ
DQ
DQ
DQM CS#
DQ
DQ
DQ
DQ U11
DQ
DQ
DQ
DQ
DQMB6
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQMB7
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DQM CS#
DQ
DQ
DQ
DQ U6
DQ
DQ
DQ
DQ
DQM CS#
DQ
DQ
DQ
DQ U8
DQ
DQ
DQ
DQ
DQM CS#
DQ
DQ
DQ
DQ U14
DQ
DQ
DQ
DQ
DQM CS#
DQ
DQ
DQ
DQ U12
DQ
DQ
DQ
DQ
VDD
10K Ω
CKE1
CKE0
CAS#
RAS#
WE#
A0-A11
BA0
BA1
VDD
VSS
CKE: SDRAMs U11-U19
CKE: SDRAMs U1-U9
CAS#: SDRAMs
RAS#: SDRAMs
WE#: SDRAMs
A0-A11: SDRAMs
BA0: SDRAMs
BA1: SDRAMs
SDRAMs
SDRAMs
CK0
CK2
3.3pF
SCL
WP
U1
U2
U3 CK1
U4
U5
U6
U7
U8 CK3
U9
3.3pF
U15
U16
U17
U18
U19
U11
U12
U13
U14
SPD
U10
A0 A1 A2
SA0 SA1 SA2
SDA
Notes:
All resistor values are 10W unless otherwise specified.
Per industry standard, Micron modules use various component speed grades as
referenced in the module part numbering guide at:
www.micron.com/numberguide.
SDRAMs = MT48LC32M8A2TG, Commercial Temperature
SDRAMs = MT48LC32M8A2TG-75 IT, Industrial Temperature
32,64 Meg x 64 SDRAM DIMMs
SD8_16C32_64x64AG_C.fm - Rev. C 11/02
6 Micron Technology, Inc., reserves the right to change products or specifications without notice.
©2002, Micron Technology Inc.
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部品紹介
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MT16LSDT6464A データシートを活用すると、その部品の主な機能と仕様を詳しく理解できます。 ピン構成、電気的特性、動作パラメータ、性能を確認してください。 また、MT16LSDT6464Aのさまざまなアプリケーション回路とユースケースを使用して独自の設計に統合する方法を理解するのに役立ちます。 |
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